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verilog怎么用一个时钟的上升沿去启动一个计时器

verilog如何用一个时钟的上升沿去启动一个计时器
要计算一个D触发器的延时,
想了一个办法,就是用一个时钟CLK的上升沿去启动一个计时器,计时器的用了一个周期更小的时钟mclk然后去计算
从开始到输出Q时间段mclk上升沿的个数,来计算D触发器的延时,请问应该怎么做,always语句无法嵌套,想不到实现方法,
或者你有更好的方法来计算D触发器的延时,能给出具体代码就更好了,谢谢,很急啊
------解决思路----------------------
这么做有必要么?器件的速度参数应该是都有的~